module pc_reg (
	input wire clk,			// net 型变量
	input wire rst,
	output reg[5:0] pc,		// veriable 型变量
	output reg ce			// 指令控制器使能信号
);

	always @(posedge clk) begin
		if (rst) begin
			// reset
			ce <= 0;
		end
		else begin
			ce <= 1;
		end
	end

	always @(posedge clk) begin
		if (rst) begin
			// reset 的时候把 pc 置为 0
			pc <= 0;
		end
		else begin
			pc <= pc + 1;
		end
	end

endmodule